布局规划 (Floorplan)¶

1. 芯片规格¶

参数	值
工艺节点	TSMC 28nm HPC
芯片尺寸	5mm × 5mm
核心尺寸	4mm × 4mm
金属层	8 层
封装	BGA-256

2. 布局规划¶

2.1 核心区域¶

┌─────────────────────────────────────┐
│  IO Ring (电源/信号)                │
│  ┌───────────────────────────────┐  │
│  │  核心区域 (4mm × 4mm)        │  │
│  │  ┌─────┐  ┌─────┐  ┌─────┐  │  │
│  │  │ CPU │  │Cache│  │AXI  │  │  │
│  │  └─────┘  └─────┘  └─────┘  │  │
│  │  ┌─────┐  ┌─────┐  ┌─────┐  │  │
│  │  │UART │  │GPIO │  │Timer│  │  │
│  │  └─────┘  └─────┘  └─────┘  │  │
│  └───────────────────────────────┘  │
└─────────────────────────────────────┘

2.2 电源规划¶

层	用途
M1	标准单元电源轨
M2	信号布线
M3	电源网格
M4	信号布线
M5	电源网格
M6-M8	全局信号/电源

3. IO 环¶

3.1 IO 引脚分配¶

引脚类型	数量	位置
电源 (VDD)	32	四边
地 (VSS)	32	四边
信号	160	四边
时钟	8	中心

3.2 电源域¶

域	电压	模块
VDD_CORE	1.0V	CPU, Cache
VDD_AXI	1.0V	AXI 互连
VDD_APB	1.8V	APB 外设
VDD_IO	1.8V	IO 缓冲器

4. 宏单元放置¶

宏单元	尺寸	位置
SRAM_512K	1.2mm × 0.8mm	中心偏上
PLL	0.5mm × 0.5mm	左上角
ROM_512K	1.0mm × 0.6mm	中心偏下