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综合报告

1. 综合信息

项目 值
工具 Design Compiler 2022
工艺 TSMC 28nm HPC
综合日期 2026-05-02
综合轮次 第 3 轮

2. 面积报告

模块 门数 面积 (μm²) 利用率
cpu_core 45,000 0.45 85%
icache 12,000 0.12 90%
dcache 15,000 0.15 88%
axi_interconnect 8,000 0.08 80%
外设 5,000 0.05 75%
总计 85,000 0.85 84%

3. 时序报告

路径 WNS (ns) TNS (ns) 违例数
clk_cpu 0.05 0 0
clk_axi 0.08 0 0
clk_apb 0.12 0 0
跨时钟域 -0.02 -0.05 2

关键路径

1
2
3
4
起点: cpu_core/regfile/x0
终点: dcache/ctrl/write_en
延迟: 1.95ns
slack: 0.05ns

4. 功耗报告

模式 动态功耗 (mW) 泄漏功耗 (mW) 总功耗 (mW)
活跃 85 5 90
空闲 10 5 15
睡眠 1 0.5 1.5

5. 优化建议

  1. 跨时钟域路径需要优化
  2. 关键路径可进一步优化
  3. 功耗可降低 10%