RTL 模块设计模板¶

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1. 模块概述¶

1.1 功能描述¶

[用 2-3 句话描述模块的主要功能和在系统中的作用]

示例：

CPU 核心模块是 SoC 的处理单元，负责执行指令、处理数据和控制外设访问。它通过 AXI 总线与内存和外设通信。

1.2 模块位置¶

[描述模块在系统架构中的位置，可引用框图]

graph TB
    subgraph SoC
        CPU[CPU 核心]
        AXI[AXI 互联]
        MEM[内存]
        PERI[外设]
    end
    CPU --> AXI
    AXI --> MEM
    AXI --> PERI

1.3 设计目标¶

2. 接口定义¶

2.1 时钟与复位¶

2.2 AXI 主接口（示例）¶

2.3 控制接口¶

3. 功能描述¶

3.1 工作流程¶

flowchart TD
    A[空闲 IDLE] -->|start=1| B[初始化 INIT]
    B --> C[执行操作 EXEC]
    C -->|完成 | D[写结果 WRITE]
    D --> E[完成 DONE]
    E --> A

3.2 操作模式¶

3.3 数据通路¶

[描述数据在模块内部的流动路径]

1

输入 FIFO → 处理单元 → 输出 FIFO → AXI 总线

4. 寄存器映射¶

详细寄存器定义见：寄存器映射

5. 状态机设计¶

5.1 状态定义¶

5.2 状态转移图¶

stateDiagram-v2
    [*] --> IDLE
    IDLE --> INIT: start=1
    INIT --> EXEC: init_done
    EXEC --> DONE: op_complete
    DONE --> IDLE: ack=1
    EXEC --> IDLE: reset

5.3 状态转移条件¶

6. 时序要求¶

6.1 时钟约束¶

1
2

create_clock -period 2.0 -name clk [get_ports clk]
create_clock -period 2.0 -name clk_axi [get_ports axi_clk]

6.2 输入延迟¶

1

set_input_delay -clock clk 0.5 [get_ports {start enable*}]

6.3 输出延迟¶

1

set_output_delay -clock clk 0.5 [get_ports {done busy*}]

6.4 关键路径¶

[描述模块内的关键时序路径和优化策略]

7. 实现文件¶

7.1 文件列表¶

7.2 模块实例化模板¶

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[module_name] u_[module_name] (
    // 时钟与复位
    .clk           (clk),
    .rst_n         (rst_n),

    // AXI 接口
    .axi_awaddr    (axi_awaddr),
    .axi_awvalid   (axi_awvalid),
    .axi_awready   (axi_awready),

    // 控制接口
    .enable        (enable),
    .start         (start),
    .done          (done),
    .busy          (busy)
);

8. 验证计划¶

8.1 验证环境¶

• Testbench 框架
• 参考模型
• 覆盖率收集
• 断言检查

8.2 测试用例¶

8.3 覆盖率目标¶

9. 综合与实现¶

9.1 综合结果¶

9.2 综合约束¶

[综合约束文件路径和关键约束]

10. 修订历史¶

11. 参考文档¶

• 项目规格
• 系统架构
• AXI 协议
• 寄存器定义

模板版本：1.0 | 最后更新：2026-05-03