Bug 001: AXI 写响应延迟问题¶
1. 基本信息¶
| 字段 | 值 |
|---|---|
| Bug ID | BUG-001 |
| 标题 | AXI 写响应延迟超过规范 |
| 状态 | 已修复 |
| 优先级 | 高 |
| 严重程度 | 严重 |
| 发现阶段 | 模块验证 |
| 发现日期 | 2026-04-15 |
2. 问题描述¶
AXI 写通道在突发传输时，BRESP 响应延迟超过 16 个时钟周期，违反 AXI 规范。
3. 复现步骤¶
- 配置 AXI 主设备发起 16-beat 写突发
- 监控 BRESP 响应时间
- 观察到 BRESP 延迟达到 20 个时钟周期
4. 影响范围¶
- 影响所有 AXI 写操作
- 可能导致系统性能下降
- 不影响功能正确性
5. 根因分析¶
AXI 互连模块在仲裁多个主设备时，写响应通道优先级设置不当。
6. 修复方案¶
调整 AXI 互连模块的写响应优先级，确保 BRESP 在 16 个时钟周期内响应。
7. 验证结果¶
- 修复后 BRESP 延迟 < 8 个时钟周期
- 通过回归测试
8. 预防措施¶
- 添加 AXI 协议检查断言
- 在回归测试中添加写响应时间检查